Teoretyczne zasady działania układów stabilizacji częstotliwości PLL (Phase Locked Loop) były opisane na naszych łamach kilka miesięcy temu (ŚR 12/04, ŚR 1-3/05). Teraz prezentujemy układ PLL zaprojektowany na łatwo dostępnych i tanich układach scalonych oraz praktycznie wypróbowany przez Czytelnika ŚR.

Jak zapewnia konstruktor, pomimo dużej liczby US i złożoności układu elektrycznego do uruchomienia urządzenia wystarczy tylko miernik uniwersalny (multimetr) oraz miernik częstotliwości (z dokładnością odczytu 10Hz). Układ był pierwotnie zbudowany do minitransceivera "Antek" (AVT 2310), dzięki czemu udało się uzyskać doskonałą stabilność częstotliwości (pełna synteza) oraz wyeliminować skalę jako licznik częstotliwości oraz trudny do zdobycia kondensator strojeniowy.
Prezentowany syntezer pracuje na częstotliwości 9000,0-9999,9kHz, ale można go dostosować do pracy w dowolnym pasmie KF, a nawet UKF, stosując odpowiedni dzielnik wstępny, podany na rysunkach (1a, 1b, 1c). Zasada działania bez wnikania w szczegółową analizę jest następująca. Sercem układu jest programowany dzielnik częstotliwości wraz z przerzutnikiem RS, który steruje dzielnikiem programowanym i dzielnikiem wstępnym o dwu­współczynnikowym stopniu podziału...

ŚR - 07/2005

23-06-2005